采用创新降耗技术应对FPGA静态和动态功耗的挑战-EDA365

传统上，数字逻辑并不耗费大量静态功耗，但随着工艺节点的不断精微，这一情况在发生显著变化。现在，随着工艺尺度的不断缩微，数字逻辑中的漏电流成为FPGA的主要挑战。因在65nm工艺节点静态功耗会显著增加，所以，若不采取降耗措施，则功耗将成为一个关键问题。因各种原因导致的漏电流的增加，静态功耗将会显著增加(图1)。

功耗由静态功耗和动态功耗组成。静态功耗是FPGA在被编程目标文件(.pof)编程时、但时钟不工作的状态下所需的功耗。数字和模拟逻辑都消耗静态功耗。在模拟系统中，静态功耗主要包括由其接口模拟电路的静态电流决定的功耗(图2和表)。

动态功耗是当器件工作时增加的功耗，它由切换信号及容性负载的充放电引起。影响动态功耗的主要变量是电容充电、工作电压和时钟频率(图3)。