上文曾经多次提到在一个处理器系统中，存在PCI总线域与存储器域，深入理解这两个域的区别是理解HOST主桥的关键所在。在一个处理器系统中，存储器域、PCI总线域与HOST主桥的关系如图2‑1所示。

上图所示的处理器系统由一个CPU，一个DRAM控制器和两个HOST主桥组成。在这个处理器系统中，包含CPU域、DRAM域、存储器域和PCI总线域地址空间。其中HOST主桥x和HOST主桥y分别管理PCI总线x域与PCI总线y域。PCI设备访问存储器域时，也需要通过HOST主桥，并由HOST主桥进行PCI总线域到存储器域的地址转换；CPU访问PCI设备时，同样需要通过HOST主桥进行存储器域到PCI总线域的地址转换。

如果HOST主桥支持Peer-to-Peer传送机制，PCI总线x域上的设备可以与PCI总线y域上的设备直接通信，如PCI设备x11可以直接与PCI设备y11通信。为简化模型，在本书中，PCI总线仅使用32位地址空间。

2.1.1CPU域、DRAM域与存储器域

CPU域地址空间指CPU所能直接访问的地址空间集合。在本书中，CPU、处理器与处理器系统的概念不同。如MPC8548处理器的内核是E500 V2[1]，本书将这个处理器内核称为CPU；处理器由一个或者多个CPU、外部Cache、中断控制器和DRAM控制器组成；而处理器系统由一个或者多个处理器和外部设备组成。

在CPU域中有一个重要概念，即CPU域边界，所谓CPU域边界，即CPU所能控制的数据完整性边界。CPU域的边界由Memory Fence指令[2]的作用范围确定，CPU域边界的划分对数据完整性(Data Consistency)非常重要。与CPU域相关的数据完整性知识较为复杂，可以独立出书，因此本篇对数据完整性不做进一步介绍。笔者有计划再更新完PCIe总线部分的资料后，书体系结构的两方面内容，一个是Cache层次结构，一个是以Weakly Ordered Memory Modle为基础书写数据完整性。

严格的讲CPU域仅在CPU内核中有效，CPU访问主存储器时，首先将读写命令放入读写指令缓冲中，然后将这个命令发送到DRAM控制器或者HOST主桥。DRAM控制器或者HOST主桥将CPU地址转换为DRAM或者PCI总线地址，分别进入DRAM域或者PCI总线域后，再访问相应的地址空间。

DRAM域地址空间指DRAM控制器所能访问的地址空间集合。目前处理器系统的DRAM一般由DDR-SDRAM组成，有的书籍也将这部分内存称为主存储器。在有些处理器系统中，DRAM控制器能够访问的地址空间，并不能被处理器访问，因此在这类处理器系统中，CPU域与DRAM域地址空间并不等同。

比如有些CPU可以支持36位的物理地址，而有些DRAM控制器仅支持32位的物理地址，此时CPU域包含的地址空间大于DRAM域地址空间。但是这并不意味着DRAM域一定包含在CPU域中，在某些处理器系统中，CPU并不能访问在DRAM域中的某些数据区域。而CPU域中除了包含DRAM域外，还包含外部设备空间。

在多数处理器系统中，DRAM域空间是CPU域空间的一部分，但是也有例外。比如显卡控制器可能会借用一部分主存储器空间，这些被借用的空间不能被CPU访问，而只能被DRAM控制器，更为准确地说是显卡通过DRAM控制器访问，因此这段空间不属于CPU域，严格地讲，这段空间属于外部设备域。

本书使用存储器域统称CPU域与DRAM域。存储器域包括CPU内部的通用寄存器，存储器映像寻址的寄存器，主存储器空间和外部设备空间。在Intel的x86处理器系统中，外部设备空间与PCI总线域地址空间等效，因为在x86处理器系统中，使用PCI总线统一管理全部外部设备。为简化起见，本书使用PCI总线域替代外部设备域。

值得注意的是，存储器域的外部设备空间，在PCI总线域中还有一个地址映射。当处理器访问PCI设备时，首先访问的是这个设备在存储器域上的PCI设备空间，之后HOST主桥将这个存储器域的PCI总线地址转换为PCI总线域的物理地址[3]，然后再通过PCI总线事务访问PCI总线域的地址空间。