时钟-EDA365

研发资源 > 标签 > 时钟

基于CPLD的片内振荡器设计

在绝大部分数字系统设计中.时钟是不可或缺的部分.通常采用外接有源或者无源振荡器来提供时钟信号.外接时钟的优点是性能稳定.设计简便,缺点是会增加电路板面积.而且高频设计时对电路板布线和加工的要求比较严格...

嵌入式开发

|

发布时间：2020-05-15

多核嵌入式微处理器前景光明

2007年10月13日报道.根据美国投资开发公司(VDC)的分析.在嵌入式应用领域.到2011年来自多核微处理器的收入将比2007年多6倍.是2006年收入的44倍.VDC公司的白皮书预测.2007年嵌入式多核中央处理(CPU)的年收入...

嵌入式开发

|

发布时间：2020-05-15

利用 Platform Flash PROM 实现多重启动功能

提要一些应用利用 Xilinx FPGA 在每次启动时可改变配置的能力.根据所需来改变 FPGA 的功能.Xilinx Platform Flash XCFxxP PROM 的设计修订 (Design Revisioning) 功能.允许用户在单个PROM 中将多种配置存储为不同...

嵌入式开发

|

发布时间：2020-05-15

利用Virtex-5 器件实现QDR II SRAM 接口

提要本应用指南说明了利用 Virtex-5 器件实现 4 字突发四倍数据速率 (Quad Data Rate, QDR II)SRAM 接口及其时序的详细信息.此可综合的参考设计利用 Virtex-5 系列独有的 I/O 和时钟控制功能.实现了 300 MHz (600 ...

嵌入式开发

|

发布时间：2020-05-15

未扩展时钟揭秘

时钟扩展对使用赛灵思Vivado设计套件的工程师来说是一个很大的挑战.但不是一个不可逾越的障碍.随着越来越多的赛灵思用户开始使用Vivado®设计套件.部分用户对未扩展时钟表示困惑.那么什么是未扩展时钟呢?他们是...

可编程逻辑

|

时钟
vivado

发布时间：2020-05-14

设计PLD/FPGA时常用的时钟类型

无沦是用离散逻辑.可编程逻辑.还是用全定制硅器件实现的任何数字设计.为了成功地操作.可靠的时钟是非常关键的.设计不良的时钟在极限的温度.电压或制造工艺的偏差情况下将导致错误的行为.并且调试困难.花销很...

可编程逻辑

|

时钟
pld

发布时间：2020-05-14

基于FPGA设计的SDH设备时钟设计

SDH设备时钟(SEC)是SDH光传输系统的重要组成部分.是SDH设备构建同步网的基础.也是同步数字体系(SDH)可靠工作的前提.SEC的核心部件由锁相环构成.网元通过锁相环跟踪同步定时基准.并通过锁相环的滤波特性对基准时...

可编程逻辑

|

发布时间：2020-05-14

正确理解时钟器件的抖动性能

摘要在选择时钟器件时.抖动指标是最重要的关键参数之一.但不同的时钟器件.对抖动的描述不尽相同.如不带锁相环的时钟驱动器有附加抖动指标要求.而带锁相环实现零延时的时钟驱动器则有周期抖动和周期间抖动指...

放大器-比较器-模拟开关

|

发布时间：2020-05-14

液晶显示器像素时钟信号DCLK

只要是数字信号处理电路.就必须有时钟信号.在液晶面板中.像素时钟是一个非常重要的时钟信号.像素时钟信号的频率与液晶面板的工作模式有关.液晶面板分辨率越高.像素时钟信号的频率也越高.在一行内.像素时钟的...

显示技术

|

发布时间：2025-03-12

利用低价位数字测试仪器对高速时钟进行有效测试

利用低价位数字测试仪器对高速时钟进行有效测试-当你需要测量高速时钟频率时.可能选择价位昂贵的台面仪器.而实际上.使用低价位数字测试仪器的数字捕获能力.再加上一些DSP软件函数即可测试高速时钟.下文介绍了具体的实现办法....

测量仪器

|

发布时间：2025-03-12

首页上一页 34 35 36 37

Elink+数字名片，免费入驻开放了!

Elink+数字名片，免费入驻开放了!

|相关标签

|热门文章

图像采集压缩SOC系统在FPGA中的实现

LCD控制器驱动的24位TFT真彩屏接口设计

边缘计算网关中同步与异步传输的特点与区别是什么

DIY 1602时钟可调节显示

AD9547网络时钟与同步方案