赛灵思-EDA365

研发资源 > 标签 > 赛灵思

ASIC都去哪儿了?

上周在看了我的朋友Dave Jones拆解一台旧的Fluke 91 ScopeMeter DSO(数字采样示波器)的视频时.我突然发现.这款有20年历史的测试设备标志着ASIC设计历时10年的衰落正开始显著加速.Dave打开eBay ScopeMeter.发现其...

嵌入式开发

|

发布时间：2020-07-09

Cloud RAN 和移动边缘计算--二者形成分歧

过去几年中.无线基础架构的部署已越来越多地向分布式基站架构转移.这种架构对基带处理池进行集中化(有时称为超级宏).能够支持更多无线电设备.从而实现更有效的覆盖和负载平衡.CloudRAN概念将集中式基站池直接放...

嵌入式开发

|

发布时间：2020-07-08

如何让7系列FPGA的功耗减半

赛灵思采用专为FPGA定制的芯片制造工艺和创新型统一架构.让 7 系列FPGA的功耗较前一代器件降低一半以上.在开发 7 系列FPGA产品线的过程中.赛灵思的芯片架构师曾与数百位客户交流过.一个话题被客户反复提及.那就...

嵌入式开发

|

发布时间：2020-07-06

Zynq-7000 EPP 开启创新新纪元

赛灵思Zynq-7000 可扩展式处理平台将双 ARM Cortex-A9 MPCore处理器系统与可编程逻辑和硬 IP 外设紧密集成在一起.提供了顶级的灵活性.可配置性和性能.赛灵思刚刚推出了可扩展式处理平台(EPP)系列的首款产品.这款...

嵌入式开发

|

发布时间：2020-07-06

Xilinx FPGA的Fast Startup

在众多当代应用中.嵌入式系统必须满足极其苛刻的时序要求.其中之一就是启动时间--即上电后电子系统进入可操作状态所需要的时间.PCI Express产品或汽车应用中基于CAN的电子控制单元(ECU)就是具有严格时序要求的电...

嵌入式开发

|

发布时间：2020-07-03

利用SmartCompile和赛灵思的设计工具进行设计保存(07-100)

在FPGA环境下.设计保存实施比较复杂.需要保存的事项包括:一项设计的HDL描述.一个模块的综合网表.约束文件内的布局信息.以及在局部比特文件中的配置数据.赛灵思集成软件环境ISE 9.1i 软件以新的SmartCompile技...

模拟电路设计

|

发布时间：2020-07-02

使用VIVADO对7系列FPGA的高效设计心得

随着xilinx公司进入20nm工艺.以堆叠的方式在可编程领域一路高歌猛进.与其配套的EDA工具--新一代高端FPGA设计软件VIVADO也备受关注和饱受争议.我从2012年开始使用VIVADO.像所有刚推出的软件一样.在刚推出的时候...

嵌入式开发

|

发布时间：2020-07-01

如何在芯片的PL上构建软核处理器?

到目前为止.我们已经在之前的文章中聊过Zynq SOC内部的 PS和PL.以及在Zynq SoC PS部分的ARM Cortex-A9处理器上运行的操作系统.但是有一个领域我们还没有去探索过.那就是在芯片的PL上构建软核处理器.PicoBlaze在...

嵌入式开发

|

发布时间：2020-07-01

如何在EDK中使用自己的 IP核?

如何在EDK中使用自己的IP核呢? 这是很多人梦寐以求的事情.然而在EDK以及ISE的各种文档中对此却遮遮掩掩.欲语还休.在以往的设计中.无论是简单的IPIF.还是要在EDK中开放的IP核中增加自己的一些修改.曾经很是苦...

嵌入式开发

|

发布时间：2020-07-01

基于赛灵思Spartan-3A DSP的安全视频分析

视频分析对性能处理的要求可充分发挥赛灵思FPGA的并行架构.嵌入式和DSP处理能力所带来的优点.范围广泛的安全分析应用对处理带宽的要求迫使企业重新考虑系统硬件的设计方法.单个视频和图像DSP处理器已经不能以可接...

模拟电路设计

|

发布时间：2020-07-01

首页上一页 3 4 5 6 7 8 9 下一页尾页

探索光电未来！CIOE中国光博会参观登记已开启，限时免费获取全套会刊

探索光电未来！CIOE中国光博会参观登记已开启，限时免费获取全套会刊

|相关标签

|热门文章

开启400G以太网：Spirent 400G以太网测试系统

Xilinx Zynq-7000助 Mobilicom 实现先进的点对点软件无线电

赛灵思ASIC级UltraScale架构要素及相关说明

FPGA设计小Tips：如何正确使用FPGA的时钟资源

Chipworks拆解基于台积电28nm HPL工艺的赛灵思Kintex