Cadence数字方案助力创意电子提升2倍的系统性能并实现1.8亿门SoC设计。

    美国加州圣何塞(2014年10月21日) -全球知名电子设计创新领先公司Cadence设计系统公司(NASDAQ: CDNS) 和弹性客制化IC设计领导厂商(Flexible ASIC Leader™)创意电子（Global Unichip Corp. GUC）宣布，创意电子在台积电16纳米FinFET Plus (16FF +)制程上采用Cadence® Encounter®数字设计实现系统完成首个高速运算ASIC的设计方案（tape-out）。创意电子结合16FF+制程的性能优势，并采用Cadence数字设计解决方案可以使ASIC的操作时序提升18%、且功耗减少28%，以及系统性能提升2倍。

    创意电子运用Cadence Encounter数字设计实现方案解决了在16FF+上出现的设计挑战，包括增加的双重成像和FinFET设计规则检验（DRC）、时序和功耗变化以及处理量的要求。Encounter系统还具备以下优势：

正确的架构、完整的双重成像和涵盖平面规划、配置以及电子和物理签收的路径的FinFET流程
和Cadence的Litho物理分析仪、CMP预报器的无缝整合，组成可制造设计（design-for-Manufacturing, DFM）
采用大量并行处理的多线程GigaOpt和NanoRoute技术，有效处理增加的DRC规则和设计尺寸。
提升SoC性能和功耗的的GigaOpt先进芯片上变异（advanced on chip variation, AOCV）和线路驱动技术。

    创意电子总经理赖俊豪表示：“创意电子身为ASIC设计的先锋，我们必须能及时将非常复杂的设计提交给客户，Cadence的工具和团队在这方便给予了极大的支持。Cadence在台积电先进制程的丰富经验让我们选择与Cadence共同开发旗下设计。在完成这第一个16FF+产品流片之前，我们已经使用Cadence的工具流片了几次16纳米的测试芯片，都获得非常好的芯片测试结果。藉由Cadence和创意电子团队的通力合作，我们才能在3个月实现1.8亿门的产品设计方案从设计到流片的目标。

    Cadence数字和签收部门资深副总裁Anirudh Devgan表示：“Encounter数字设计实现系统能为100M+高性能、低功耗设计提供最高效的设计方案。Encounter方案已通过台积电16纳米FF+制程的认证，这使创意电子和Cadence其他客户在先进制程上快速实现从设计到签收更有信心。