该FIN12AC是一个12位串行器能够运行的为5MHz和56MHz之间的并行频率范围。该频率范围内选择的S1和S2控制显良。双向的数据流通过使用控制的一个方向（ DIRI ）控制引脚。该设备能配置置的，以仅通过硬接线在单向模式下操作在DIRI引脚。内部PLL生成所需的位时钟频率为通过串行链路传输。选项存在的单或双PLL操作取决于系TEM操作参数。该装置已专为低功耗运行，并利用飞兆半导体亲专有的低功耗CTL接口。该设备还支持一港口的超低功耗掉电模式节省功率电池供电的应用。

功能框图

控制逻辑电路

FIN12AC必须被用作一个12位的能力Serial-izer或12位的解串器。端子S1和S2必须是组来容纳时钟参考输入频率范围内的序列化。下表中示出了终端的基础上， S1和S2这些选项编程控制端子。该DIRI终端控制是否设备是串行器或解串器。如果是DIRI置为低，该设备被配置为解串器。当DIRI终端置为高电平时，器件会被配置为一个串行器。更改的状态DIRI信号将反向的I / O信号的方向和生成DIRO相反状态的信号。对于unidirec-tional操作DIRI终端应以硬连线高或低的状态， DIRO终端应悬空。对于双向操作的DIRI主设备将被系统和DIRO被驱动大师的信号将被用于驱动的的DIRI从设备。

掉电模式

模式0用于掉电和复位装置。当这两个模的信号被驱动到低状态的PLL和引用将被禁用， differ-无穷区间输入缓冲器将被关闭，差动输出缓冲器将被放置到一个高阻抗状态， LVCMOS的输出卖出期权将被放置到一个高阻抗状态，并LVC-MOS输入将被驱动到内部的有效程度。此外，所有内部电路将被重置。的损失CKREF状态也被使能，以保证锁相环将只电时，如果有一个有效CKREF信号。在该装置的一个典型的应用模的信号不会改变以外所需的频率范围之间和掉电模式。这允许系统级省电功能，通过一个单一的实施线为一个串行解串器对。 S1和S2的选择信号已营运模式驱动为“逻辑0 ”应被连接至GND 。 S1和S2的信号具有驱动为“逻辑1 ”的工作模式应CON可连接到系统级断电信号。

串行操作模式

串行配置在下面的描述部分。基本的序列化电路的工作原理基本上是在这些模式下，但实际的数据和时钟相同流将不同于依赖如果CKREF是一样选通脉冲信号或没有。当它被称CKREF选通，这意味着该CKREF和STROBE信号有动作的相同的频率，但可能会或可能不相一致。当指出， CKREF呢不等于STROBE那么每个信号是不同的，并CKREF必须在频率足够高，以避免任何运行丢失的数据的情况。 CKREF绝不是一个较低的频昆西比频闪。

连接图