需要无时基抖动的时钟时基抖动是描述在一个波形里各个周期间的差异，ADC 采样时钟里的时基抖动会增加噪声。实际上，在对高频输入信号进行数字化处理时，时基抖动是主要的噪声源。这是因为，ADC 时钟里的抖动会引起信号采样时间的变化，从而导致采样信号的输出也发生变化。例如，如果打算在波形每个周期的同一点上进行采样，但由于时基抖动的原因，采样电平可能会在 1.14V~1.15V 之间变化，大约 10mV 的范围。这就意味着在 ADC 的输出端有 10 mV 的噪声。对一个 6 或 8 位精度的转换器来说这可能不算什么问题，但对更高精度转换器的影响就不可忽视了。在系统信噪比不下降的情况下，最大时基抖动容错率由 ADC 精度和输入信号频率决定。最大允许时基抖动的公式是：tj=1/(2(n+1)×P×fin) (1)其中，n是 ADC 的精度，fin是输入信号的频率。大多数设计者在这个公式中用2n作系数，但这仅将噪声限制在一个LSB。使用 2(n+1) 作系数可以将噪声限制在1/2 LSB，这实际上意味着无噪声。注意：ADC 的采样率和输入信号的幅度都没有出现在这个公式中。为了对设计进行精确的评估，输入信号必须是稳定的，这意味着按公式(1)的定义，输入信号应该是单频率、无抖动的。然而，即使是最好的信号发生器发出的信号也会在一片 ADC 产生的电平上存在谐波和噪声成份。因此，为了保证给 ADC 送入的是单一频率信号，使用了一个具有窄阻带衰减的窄带带通滤波器。最小衰减要求为 20 log 2n，其中n为 ADC 的精度或位数。在评估设计时，合理的布局设计可以将噪声降到最低程度，特别是对精度高于 8 位的转换器。图 1a 表示的是在不降低系统信噪比情况下，三种 ADC 的输入频率和精度与最大允许时基抖动的关系图，这三种 ADC 分别是：8 位、200MSPS 转换器；10 位、80MSPS 转换器；12 位、66MSPS 转换器。图 1b 与 1a 相同，但纵坐标被展宽了。从图 1b 可以看出，在高输入频率和高精度条件下，似乎不可能消除引发噪声的时基抖动。但是，小心地选择时钟源以及连接到 ADC 的方式，适当地注意设计与布局，都可以实现采集系统整体性能的最优化。在设计时钟电路时，使用 RC 时基电路和逻辑门通常不是一个好办法，至少对高速 ADC 是这样。原因是这些时基电路有太多的抖动误差。对于低速转换系统，特别是转换直流信号的系统，只有当转换速率明显低于逻辑门的最高速率时，才可以使用它们。用分频器建立时钟也不是一个好的选择，因为分频器也同简单的逻辑门一样有抖动问题，而且在时钟设计中级联的个数越多，意味着抖动误差也越多。PLL 产生抖动的缺陷是显而易见的，所以也不是一个好的时钟设计选择。图 2 显示了一种低抖动时钟源的设计方案。电路使用了ADC08200 评估板(ADC08200 是8 位、200MHz ADC)。ADC08200 需要一个 TTL 电平的时钟，但很难找到带 TTL 输出的极高频晶振。然而 Pletronics和其它一些晶振制造厂在有足够订单时能够生产这种晶振。另外对这个设计，还可以找到 NTE65(NTE 电子公司生产)的代用品，但对本电路来说，这些产品可能没有足够的增益。降低时钟噪声不仅不良的时钟设计会成为时基抖动的来源，时钟线布线或接地不良，以及能量与其它信号源的耦合等都会造成时基抖动。为了减少潜在的时钟噪声，就要使进入 ADC 的时钟走线越短越好。理想状态下，应该将时钟源紧靠 ADC。在 FR4 基质的电路板上，传播速率的典型值大约 为6ps/mm。在许多时钟终端方法中，时钟源的串联终端法是最简单的。当时钟线特性阻抗为 100ohm，而驱动器为 50ohm 时，需要在驱动器处串联一个 50ohm 的终端器，以使整体阻抗保持在100 电阻值等于时钟线的特性阻抗，电容值按如下方法确定：电容值与时钟信号上升时间的乘积要大于该线上往返延迟时间(round trip delay)的两倍。还要特别注意时钟信号的布线。不要沿着其它信号线布放时钟线，那样会造成相互的干扰。例如，不要把时钟线布得太靠近其它高速数字源，因为它们会造成时钟线上的抖动。也不要把时钟线布在其它模拟区，那样将会增加其它模拟区的噪声。以上方法的目的就是在合理的范围内，尽量缩短时钟线的长度，既让它们远离低电平的模拟区，也远离高电平的数字区。还有一种好的设计方法是在时钟线两边布上防护线(guard trace)。这就象在线外包了一层屏蔽层，还可以更好地控制阻抗。使用防护线不会把噪声与地隔绝开，但可以帮助将地层的噪声影响降到最低程度。只要时钟线在驱动某个固定阻抗，则线上就有电流，也就有地层噪声。总之，不用费太多精力去隔绝地层噪声，而是尝试去减少它在地层的影响。以上这种时钟设计对改善数据采集设计的 SNR 性能大有帮助。■