Verilog HDL行为建模具体实例-EDA365

嵌入式 > 技术百科 > 详情

Verilog HDL行为建模具体实例

发布时间：

绝密Verilog HDL 入门教程请输入文档编号

CNT_4b 模块对应的文件 CNT_4b.v 的内容如下：

module CNT_4b (CLK, ENABLE, RESET, FULL, Q); input CLK; input ENABLE; input RESET; output FULL; output [3:0] Q;

wire CLK;wire ENABLE;wire RESET;wire FULL;wire [3:0] Q;

/⁄add your declarations herereg [3:0] Qint;

always @(posedge RESET b1001 : LED = 7'b0010000; /⁄94'b1010 : LED = 7'b0001000; /⁄A4'b1011 : LED = 7'b0000011; /⁄B4'b1100 : LED = 7'b1000110; /⁄C4'b1101 : LED = 7'b0100001; /⁄D4'b1110 : LED = 7'b0000110; /⁄E4'b1111 : LED = 7'b0001110; /⁄Fdefault :LED = 7'b1000000; /⁄0

endcaseend

endmodule

该模块实现模10 计数器的值到 7段码的译码。

至此，整个频率计数器的系统设计由4个模块（4个文件）我们已设计完毕。这就是HDL 的自顶向下的设计方式和HDL的多种建模方式的应用。

『本文转载自网络,版权归原作者所有,如有侵权请联系删除』