Altera发表20奈米SoC FPGA技术蓝图可降低60%功耗-EDA365

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Altera发表20奈米SoC FPGA技术蓝图可降低60%功耗

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Altera公开其下一代20奈米(nm)制程现场可编程闸阵列(FPGA)技术蓝图。继台积电表示2013年可望量产20奈米产品后，Altera旋即对外发表其20奈米系统单晶片(SoC)FPGA的产品，将透过三维(3D)封装技术进行开发，可较前一代产品降低60%功耗。

Altera研发资深副总裁Bradley Howe表示，采用20奈米技术的次世代SoC FPGA将可较前一代28奈米产品节省60%的功耗。

Altera研发资深副总裁Bradley Howe表示，由于下一代通讯、网路、广播和运算应用等产品设计人员在扩展频宽、提高性能以及降低功率消耗等方面，正面临极大的挑战，因此驱使半导体元件不断朝向先进制程迈进，以单位面积内产出更多电晶体的方式，满足终端设备使用者对设备功能与功耗日趋严苛的要求。

Howe进一步指出，FPGA供应商为解决此一技术挑战，势必须开创高效率、高弹性的混合系统架构；而采用20奈米最新制程技术，可让下一代FPGA元件能够以最低功率消耗实现高水准的IC整合度、性能和频宽。

有鉴于此，Altera已计画新一代SoC FPGA将采用台积电20奈米制程，并整合安谋国际(ARM)架构核心处理器，让处理器性能提高50%，功耗则比前一代产品降低60 %；此外，还将为客户提供从28奈米到20奈米的软体移植途径。

另一方面，Altera也将在20奈米FPGA产品中导入3D IC设计。Howe补充，异质结构3D IC可整合FPGA和客户订制的HardCopy ASIC；其中，包括记忆体、ASIC和光纤介面等各种技术。而Altera的3D IC亦将采用台积电的基底晶圆晶片(CoWoS)制程进行制造，开发人员透过此一新技术，可提高系统整合度和系统性能，进而突出产品优势，同时降低功率、减少电路板空间。

事实上，若依照台积电先进制程量产计画蓝图推算，Altera此一新世代20奈米SoC FPGA可望于明年底问世，但能否顺利量产的关键点除台积电20奈米良率届时可提升为多少外，FPGA元件商与晶圆代工厂之间的产品技术合作进展亦相当关键。

除Altera外，赛灵思也正加速朝向20奈米市场发展。赛灵思资深副总裁汤立人表示，由于FPGA一向是半导体制程技术的先驱采用者，因此赛灵思也正与晶圆制造业者保持密切的合作，透过双方技术交流与支援，相信不久后20奈米所带来的成本、效能等优势将可提升该公司FPGA市场竞争力。

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