EDA（电子设计自动化——Electronic design Automation），也就是早期的IC CAD（IC计算机辅助设计——IC Computer Aided Design），经历了第一代的LE（版图编辑——Layout　Edit）、第二代的门阵列、标准单元的P&R（布局布线——Placement & Routing），第三代的Synthesis（逻辑综合），有效地提高了设计效率，减少了设计失误，提高了优化水平，使得IC 的设计能力得以跟踪工艺水平的提高。

　　IC 的优化设计面对的是NP 难题，也就是随着集成规模的增加，IC 设计的难度将以非多项式增加，一般是指数，甚至是阶乘增加。IC 集成度是以Moore 定律做指数增加，IC 设计的难度又随集成度急剧增加，真可谓难上加难。如果没有有效的设计方法和设计工具的支持，工艺水平再提高也不能用于制作更大规模的IC。近十年提出的SoC（系统级芯片——System on Chip）设计方法取得了很大的成功，它是以IP（Intellectual Property），也称硅IP 的嵌入为特征。这个设计方法可以更多地利用已有的设计积累，有效地提高IC 的设计起点，也可以更充分地利用高端工艺所提供的制作能力。

　　对于IC CAD，特别是对于EAD 的理解，一般注重它的电学功能和布图功能，实际上IC　CAD 的物理设计功能同样非常重要。在DRAM 和微处理器的设计中，一般是不使用P&R、Synthesis 等工具的，因为这些工具是以单元电路、甚至以电路模块为起点，限制了设计优化水平的进一步提高。存储器和微处理器的设计要使用能够触及到晶体管深层的CAD 工具，再加上设计师的经验积累。这些设计不是机器“跑”出来的，而是设计师“琢”出来的，当属“艺术品”，与ASIC 等类型“机器制造”的设计有很大不同，一个更注重设计的完美，一个更关心设计的时效。

　　进入纳米尺度之后，IC 的功耗问题突显，其原因是，随着特征尺寸的减少，虽然可以使得单元电路的功耗减小，25 年降低了2 个量级，但是单位面积的电路数目却增加了3 个量级，因此提高了IC 的功耗密度。再加上芯片面积的增加，使得IC 的功耗压力进一步加大，已经严重地限制了IC 工作频率和集成规模的进一步提高。因此，通过设计降低功耗已经成为IC CAD 的最主要任务之一，包括动态功耗和静态功耗的优化。这也是为保持Moore 定律继续有效所要做的重要工作。

　　CMOS 的工艺进步为IC 提供了更高的制作能力；微处理器等电路的卓越功能为IC 赢得了更大的市场范围；EDA 工具的发展为IC 提供了更强有力的设计手段。可以把这三项作为IC 产业的支柱，但不要忘记测试和封装对推动IC 产业的贡献，特别是封装工艺，严格地说应该纳入IC 制程。IC 封装技术近年发展很快，已经能够实现SiP（System in Package）。SiP 可以把不同材料、不同工艺的器件、电路与硅基的SoC 封装在同一衬底的Package 内，成为实现SoC 原有含意的有效方式。SiP 很可能成为扩展Moore 定律的主要途径。