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以前的数字逻辑电路及系统的规模的比较小而且简单，用电路原理图输入法基本足够了。但是一般工程师需要手工布线，需要熟悉器件的内部结构和外部引线特点，才能达到设计要求，这个工作量和设计周期都不是我们能想象的。现在设计要求的时间和周期都很短，用原理图这个方法显然就不符合实际了。
Verilog 设计法与传统的电路原理图输入法的比较：一个是设计周期明显变短，另外硬件描述语言和工艺是无关的，这个就大大减小了工作量。和硬件相关的一些约束、对芯片的一些要求都可以交给 EDA 工具去做，大大的加快了设计速度，减少了工程师的工作量。
软核、固核和硬核。
软核（ Soft Core ）是指功能经过验证的、可综合的、实现后电路结构总门数在 5000 门以上的 Verilog HDL 模型。
固核（ Firm Core ）是指在某一种现场可编程门阵列（ FPGA ）器件上实现的，经验证是正确的，且门数在 5000 门以上的电路结构编码文件。
硬核（ Hard Core ）是指在某一种专用集成电路工艺（ ASIC ）器件上实现的，经验证是正确的，且门数在 5000 门以上的电路结构版图掩膜。
软核具有最大的灵活性，可以借助 EDA 工具与其他的设计结合起来作为一体，固核和硬核相对而言灵活性就要差很多了，所以我们需要着重发展软核的设计和推广软核的重用技术。另外，用软核构成的器件称为虚拟仪器，国际上专门一个组织叫 “ 虚拟接口联盟 ” （ Virtual Socket Interface Alliance ）来协调软核以及虚拟仪器的重复利用方面的工作。
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