抖动-EDA365

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抖动的概念和抖动的测量方法

一.引言随着通信系统中的时钟速率迈入GHz级.抖动这个在模拟设计中十分关键的因素.也开始在数字设计领域中日益得到人们的重视.在高速系统中.时钟或振荡器波形的时序误差会限制一个数字I/O接口的最大速率.不仅如...

模拟电路设计

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发布时间：2020-07-06

如何估算采样时钟抖动

ADC 设计的最新进展极大地扩展了可用输入范围.这样系统设计人员便可以去掉至少一个中间频率级.从而降低成本和功耗.在欠采样接收机设计中必须要特别注意采样时钟.因为在一些高输入频率下时钟抖动会成为限制信噪比...

模拟电路设计

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发布时间：2020-07-03

时域时钟抖动分析(上)二

让我们来对一个具有 400 fs 抖动时钟电路和 ~73 dB 热噪声的 14 位 ADC 进行分析.低输入频率(例如:10MHz 等)下.该 ADC 的 SNR 主要由其热噪声定义.由于输入频率增加.400-fs 时钟抖动越来越占据主导.直到 ~300 ...

模拟电路设计

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发布时间：2020-07-03

时域时钟抖动分析(上)一

本系列文章共有三部分.[第 1 部分"重点介绍如何准确地估算某个时钟源的抖动.以及如何将其与 ADC 的孔径抖动组合.在[第 2 部分"中.该组合抖动将用于计算 ADC 的 SRN.然后将其与实际测量结果对比.[第 3 部分"将...

模拟电路设计

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发布时间：2020-07-03

抖动和 SNR 详解

您在使用一个高速模数转换器 (ADC) 时.总是期望性能能够达到产品说明书载明的信噪比 (SNR) 值.这是很正常的事情.您在测试 ADC 的 SNR时.您可能会连接一个低抖动时钟器件到转换器的时钟输入引脚.并施加一个适度...

模拟电路设计

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发布时间：2020-07-03

正确理解时钟器件的抖动性能

摘要在选择时钟器件时.抖动指标是最重要的关键参数之一.但不同的时钟器件.对抖动的描述不尽相同.如不带锁相环的时钟驱动器有附加抖动指标要求.而带锁相环实现零延时的时钟驱动器则有周期抖动和周期间抖动指.同...

模拟电路设计

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发布时间：2020-07-02

串行数据系统抖动基础

一.串行数据系统的基本知识随着串行数据速率的不断提升.串行数据系统的传输结构也不断的发生着变化以适应高速传输的要求:下图1所示为不同的数据速率所对应的系统传输结构:从左到右依次为全局时钟系统结构.源同...

模拟电路设计

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发布时间：2020-07-02

存在串扰时的抖动和定时分析

串行数据标准持续迅猛发展.大幅度改善了PC和服务器系统的性能.测试这些更高速的标准.找到抖动证据.对长期稳定性及在设计中实现优异的误码率(BER)目标至关重要.为高效进行分析.首先要选择适当的仪器.很好地了...

模拟电路设计

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发布时间：2020-07-01

抖动测量的DSP实现

引言近年来.抖动(Jitter)已经成为通信工程师非常重视的信号特征.在数字系统中.时钟频率正在变得越来越高.随着速率的升组.在上升沿或是下降沿哪性是微小的变化也变得越来越重要.因为时钟或数据的抖动会影响到...

DSP系统

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发布时间：2020-07-01

鉴频鉴相器的指标对锁相环(PLL)死区及抖动性能的影

该应用笔记讨论了鉴频鉴相器的指标对锁相环(PLL)死区及抖动性能的影响.在使用电荷泵环路滤波的PLL设计中.通过产生具有最小脉宽的鉴相输出脉冲.可以减轻PLL的死区效应和相关的锁相环抖动.锁相环广泛用于电信行业...

其他资讯

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发布时间：2020-06-23

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