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赛灵思FPGA设计技巧与应用创新

上一次我们提到可以利用本地存储的训练序列与接收到的序列进行匹配滤波(相关)的方法来搜寻精确的OFDM符号起始位置.整个模块的框图如下:(1)框图的第一部分是匹配滤波器(相关器).假如我们直接调用复数乘法器...

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发布时间：2020-05-15

赛灵思FPGA设计技巧与应用创新(二)

从调制器编码理论的角度看.多数传统的模数转换器均属于线性脉冲编码调制(LPCM.Linear Pulse Code Modulation)类型.如并行比较型.逐次逼近型等.这类模数转换器根据信号的幅值大小进行量化编码.一个分辨率为n的A...

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发布时间：2020-05-15

用Verilog语言实现奇数倍分频电路3分频.5分频.7分频

分频器是FPGA设计中使用频率非常高的基本设计之一.尽管在目前大部分设计中.广泛使用芯片厂家集成的锁相环资源.如赛灵思(Xilinx)的DLL.来进行时钟的分频.倍频以及相移.但是对于时钟要求不高的基本设计.通过语...

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发布时间：2020-05-15

如何在EDK中使用自己的 IP核?

如何在EDK中使用自己的 IP核呢? 这是很多人梦寐以求的事情.然而在EDK以及ISE的各种文档中对此却遮遮掩掩.欲语还休.在以往的设计中.无论是简单的IPIF.还是要在EDK中开放的IP核中增加自己的一些修改.曾经很是苦...

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发布时间：2020-05-15

system generator入门笔记

System Generator是Xilinx公司进行数字信号处理开发的一种设计工具.它通过将Xilinx开发的一些模块嵌入到Simulink的库中.可以在Simulink中进行定点仿真.可是设置定点信号的类型.这样就可以比较定点仿真与浮点仿真...

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发布时间：2020-05-15

FPGA全局时钟和第二全局时钟资源的使用方法

目前,大型设计一般推荐使用同步时序电路.同步时序电路基于时钟触发沿设计,对时钟的周期.占空比.延时和抖动提出了更高的要求.为了满足同步时序设计的要求,一般在FPGA设计中采用全局时钟资源驱动设计的主时钟,以达...

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发布时间：2020-05-15

赛灵思DCM概述和应用技巧

DCM:即 Digital Clock Manager 数字时钟管理.关于DCM的作用: 顾名思义DCM的作用就是管理.掌控时钟的专用模块.能完成分频.倍频.去skew.相移等功能.关于DCM的结构＆组成:DCM由四个独立的功能单元组成:1.Del...

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发布时间：2020-05-15

赛灵思Verilog(FPGA/CPLD)设计技巧

以下是一个在设计中常犯的错误列表这些错误常使得你的设计不可靠或速度较慢为了提高你的设计性能和提高速度的可靠性你必须确定你的设计通过所有的这些检查 .可靠性为时钟信号选用全局时钟缓冲器BUFG不选用全局时钟...

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发布时间：2020-05-15

说说赛灵思(Xilinx )的FPGA 高速串行收发器

赛灵思(Xilinx)公司FPGA器件的高速串行收发器类别如下:GTP for Virtex-5 devices;GTX for Virtex-6 LXT and SXT devices;GTH for Virtex-6 HXT devices.针对Virtex-6系列XC6VLX130T芯片来说.其高速串行收发器为G...

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发布时间：2020-05-15

在FPGA开发中尽量避免全局复位的使用?(4)

如何自动覆盖99.99%的情况当一个Xilinx的FPGA芯片被重新配置时.每一个单元都将被初始化.如图6所示.在某种意义上讲.这是一个上电之后的[终极的"全局复位操作.因为它不仅仅是对所有的触发器进行了复位操作.还初...

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发布时间：2020-05-15

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一颗引发行业变革的红外芯片

一颗引发行业变革的红外芯片

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