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如何在芯片的PL上构建软核处理器?

到目前为止.我们已经在之前的文章中聊过Zynq SOC内部的 PS和PL.以及在Zynq SoC PS部分的ARM Cortex-A9处理器上运行的操作系统.但是有一个领域我们还没有去探索过.那就是在芯片的PL上构建软核处理器.PicoBlaze在...

可编程逻辑

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发布时间：2020-05-15

赛灵思全可编程器件参与的演示精华

在戛纳举行的ECOC2014展览会上.OIF物理和链路层(PLL)工作组的几个成员.包括赛灵思.展示了OIF CEI-28G-VSR和CEI-25G-LR接口的多公司互操作性测试.该演示包括光纤和有源铜缆间的互操作性.覆盖使用OIF CEI-25G-L...

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发布时间：2020-05-15

赛灵思重点发展领域高效率视频编码是什么

视频无处不在.它一直是用于娱乐.信息与教育的工具.为赛灵思带来了大量极好的机遇.特别是在涉及到更多.更好.更快像素时.我们已经看到分辨率超过 1080p60 .向 4K 乃至 8K 分辨率迈进.这只是过去几年的一个明...

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发布时间：2020-05-15

引起的较高时钟频率仿真失败原因

通常如果你的设计在较低时钟频率时通过了仿真.但是在较高时钟频率时却失败了.你的第一个问题应该是你的设计在某个较高时钟频率时是否达到了时序约束的要求.然而这里我们将举这样一个例子.就是对于某个较高时钟频...

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发布时间：2020-05-15

如何用单个赛灵思FPGA数字化数百个信号

在新型赛灵思 FPGA 上使用低电压差分信号(LVDS).只需一个电阻和一个电容就能够数字化输入信号.由于目前这一代赛灵思器件上提供有数百个 LVDS 输入.理论上使用单个 FPGA 就能够数字化数百个模拟信号. 我们团...

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发布时间：2020-05-15

如何扩展 FPGA 的工作温度范围

部分应用要求电子产品运行的温度高于该器件规定的最高工作结温.油井摄像头设计就是一个很好的例证. 任何电子器件的使用寿命均取决于其工作温度.在较高温度下器件会加快老化.使用寿命会缩短.但某些应用要求电...

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发布时间：2020-05-15

赛灵思FPGA全局时钟网络结构详解

在 Xilinx 系列 FPGA 产品中.全局时钟网络是一种全局布线资源.它可以保证时钟信号到达各个目标逻辑单元的时延基本相同.其时钟分配树结构如图1所示. 针对不同类型的器件.Xilinx公司提供的全局时钟网络在数量...

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发布时间：2020-05-15

FPGA设计小Tips:如何正确使用FPGA的时钟资源

把握DCM.PLL.PMCD和MMCM知识是稳健可靠的时钟设计策略的基础.赛灵思在其FPGA中提供了丰富的时钟资源.大多数设计人员在他们的FPGA设计中或多或少都会用到.不过对FPGA设计新手来说.什么时候用DCM.PLL.PMCD和MM...

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发布时间：2020-05-15

赛灵思ASIC级UltraScale架构要素及相关说明

ASIC级UltraScale架构要素包括海量数据流.高度优化的关键路径.增强型DSP子系统.3D IC芯片间带宽.海量I/O和存储器带宽.多区域类似ASIC时钟.电源管理.新一代安全和消除布线拥塞.各要素的详细说明如下: ---...

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发布时间：2020-05-15

赛灵思UltraScale架构:业界首款ASIC级All Programmable架构

现在.人们需要采用一种创新型架构来管理数百Gbps的系统性能.以实现全线速下的智能处理能力.并扩展至Tb级性能和每秒10亿次浮点运算水平.实现上述要求的必要条件并非仅仅是改善每个晶体管或系统模块的性能.或者增...

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发布时间：2020-05-15

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一颗引发行业变革的红外芯片

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