Cadence-EDA365

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MIPI促使移动应用设计.验证与测试更高效

移动多媒体领域的开发人员正努力应对行业飞速发展所带来的巨大机遇与挑战.日前.由MIPI联盟重要成员Cadence和泰克(Tektronix)联合举办的MIPI(Mobile Industry Processor Interface)产品技术研讨会.为开发人员联合...

嵌入式开发

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发布时间：2020-06-15

Nvidia和AMD GPU不需增加物理尺寸或缩小制造工艺即可获性能提升

台积电目前正在圣克拉拉举办第24届年度技术研讨会.它刚刚发布了一个可以为显卡带来革命性变革的技术Wafer-on-Wafer (WoW.堆叠晶圆)技术.顾名思义.WoW的工作方式是垂直堆叠层.而不是将它们水平放置在电路板上....

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台积电
Cadence

发布时间：2020-06-13

设计学习板很难?老司机教你用EasyEDA轻松实现

本文和大家分享如何设计一款学习板.首先是方案选择.学习板应该使用成熟的方案.也就是被广泛应用.潜力被开发得差不多的方案.这样子能够学到的内容就比较多.也能学习到性价比比较高的问题处理办法.学习板使用的...

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发布时间：2020-06-12

扩大生态系统 Xilinx推出IP Minisite

Cadence日前与Xilinx宣布.二者共同启动了构建Xilinx IP生态系统的Minisite(http://www.chipestimate.com/xilinx/).隶属于ChipEstimate.com.该平台可促进FPGA及ASIC工程师获得Xilinx最新的IP. 该网站...

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发布时间：2020-06-10

台积电认可Cadence Tempus时序签收工具用于20纳米设计

?中国.2013年5月24日]--全球电子设计创新领先企业Cadence设计系统公司(NASDAQ:CDNS) 今天宣布.台积电(TSMC)在20纳米制程对全新的Cadence® Tempus™时序签收解决方案提供了认证.该认证意味着通过台积电严格的EDA...

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发布时间：2020-06-08

Cadence助力创意电子20纳米SoC测试芯片

全球电子设计创新领先企业Cadence设计系统公司近日宣布.设计服务公司创意电子(GUC)使用Cadence® Encounter®数字实现系统(EDI)和Cadence光刻物理分析器成功完成20纳米系统级芯片(SoC)测试芯片流片.双方工程师...

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发布时间：2020-06-06

Cadence推出针对最新移动和家庭娱乐应用的Tensilica HiFi 3z DSP内核

中国上海.2017年7月26日-楷登电子(美国 Cadence 公司.NASDAQ: CDNS)今天宣布推出针对最新移动和家庭娱乐应用中系统级芯片(SoC)设计的Cadence® Tensilica® HiFi 3z DSP IP内核 .其应用包括智能手机.增强现实...

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发布时间：2020-06-06

全球首款采用7纳米工艺的CCIX测试芯片即将问世

赛灵思.Arm.Cadence和台积公司今日宣布一项合作.将共同构建首款基于台积7纳米FinFET工艺的支持芯片间缓存一致性(CCIX)的加速器测试芯片.并计划在2018年交付.这一测试芯片旨在从硅芯片层面证明CCIX能够支持多...

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发布时间：2020-06-05

Cadence发布业界首款已通过产品流片验证的Xcelium并行仿真平台

内容提要:· 可执行基于多核并行运算的第三代仿真平台.业界领先的Cadence验证套件家族新成员· 单核仿真性能平均提高2倍· 基于现有服务器.多核仿真的性能在RTL设计仿真.门级仿真及DFT仿真方面分别平均提速3倍. 5...

放大器-比较器-模拟开关

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发布时间：2020-06-05

中芯国际采用Cadence DFM解决方案

Cadence 设计系统公司日前宣布.中芯国际集成电路制造有限公司(以下简称[中芯国际")采用了 Cadence(R) Litho Physical Analyzer 与 Cadence Litho Electrical Analyzer.从而能够更准确地预测压力和光刻差异对65和...

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发布时间：2020-06-05

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