Xilinx-EDA365

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用Verilog语言实现奇数倍分频电路3分频.5分频.7分频

分频器是FPGA设计中使用频率非常高的基本设计之一.尽管在目前大部分设计中.广泛使用芯片厂家集成的锁相环资源.如赛灵思(Xilinx)的DLL.来进行时钟的分频.倍频以及相移.但是对于时钟要求不高的基本设计.通过语...

可编程逻辑

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发布时间：2020-05-15

system generator入门笔记

System Generator是Xilinx公司进行数字信号处理开发的一种设计工具.它通过将Xilinx开发的一些模块嵌入到Simulink的库中.可以在Simulink中进行定点仿真.可是设置定点信号的类型.这样就可以比较定点仿真与浮点仿真...

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发布时间：2020-05-15

赛灵思DCM概述和应用技巧

DCM:即 Digital Clock Manager 数字时钟管理.关于DCM的作用: 顾名思义DCM的作用就是管理.掌控时钟的专用模块.能完成分频.倍频.去skew.相移等功能.关于DCM的结构＆组成:DCM由四个独立的功能单元组成:1.Del...

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发布时间：2020-05-15

说说赛灵思(Xilinx )的FPGA 高速串行收发器

赛灵思(Xilinx)公司FPGA器件的高速串行收发器类别如下:GTP for Virtex-5 devices;GTX for Virtex-6 LXT and SXT devices;GTH for Virtex-6 HXT devices.针对Virtex-6系列XC6VLX130T芯片来说.其高速串行收发器为G...

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发布时间：2020-05-15

在FPGA开发中尽量避免全局复位的使用?(4)

如何自动覆盖99.99%的情况当一个Xilinx的FPGA芯片被重新配置时.每一个单元都将被初始化.如图6所示.在某种意义上讲.这是一个上电之后的[终极的"全局复位操作.因为它不仅仅是对所有的触发器进行了复位操作.还初...

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发布时间：2020-05-15

ISE13.1调用Modelsim10.0出现的一点小问题及解决过程

软件环境:ISE13.1+System GeneratorMatlab2010bModelsim SE 10.0已编译Xilinx器件的Modlsim仿真库现象:在System Generator做了点仿真.验证成功之后.自动生成了testbench文件.然后在ISE中打开生成的工程.调用Mo...

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ISE

发布时间：2020-05-15

Virtex6 GTX设计总结:预加重.均衡.输出振幅的值

1.Virtex6 GTX Transceiver简介在Xilinx的Virtex6 FPGA中.GTX作为一种低功耗的吉比特收发器.配置灵活.功能强大.并与FPGA内部的其他逻辑资源紧密联系.可用于实现多种高速接口(如XAUI.PCIE等).V6 系列的FPGA...

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发布时间：2020-05-15

基于System Generator的FPGA开发总结

前一阵一直在忙.所以没有来得及写博文.弄完杂七杂八的事情.又继续FPGA的研究.使用Verilog HDL语言和原理图输入来完成FPGA设计的方法都试验过了.更高级的还有基于System Generator和基于EDK/Microblaze的方法....

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发布时间：2020-05-15

借助Intel i7 处理器和 Xilinx FPGA实现的开放式毫米波测试平台

美国国家仪器公司(NI)和德国德累斯顿工业大学开展合作.通过世界上第一台开放式毫米波测试平台来拓展德累斯顿5G实验室(D5GL).该测试平台能实时处理超过2GHz的RF(射频)信号.可以作为移动接入.无线回程网络以...

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发布时间：2020-05-15

ZedBoard学习手记(三)为自定义外设编写裸奔控制软件

由于Xilinx已经为我们做了大部分的铺垫工作.因此裸奔控制外设这一步就显得十分简单了.如果不用Linux和图形界面显示.大概我的作品早早的就完成了吧.上一次我们已经成功生成了BitStream文件.下面继续上次的操作....

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发布时间：2020-05-15

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