12月6~8日于美国旧金山举行的2010年IEEE国际电子元件会议(International Electron Device Meeting，IEDM)，呈现了三个显著的主题趋势：首先，与技术相关的论文数量减少；其次，业界对于未来制程节点的下一代电晶体架构仍缺乏共识；第三，尽管有一大堆新奇的技术冒出头，芯片制造商还是坚持认为经济学与成本才是他们决定未来电晶体与制程技术的推手。

    在过去，众家晶片制造商竞逐摩尔定律(Moore’sLaw)与先进制程技术的开发，也因此在IEDM上会有大量相关论文发表；而今日，先进晶片制造商越来越少，也导致今年该会议论文数大幅减少。IEDM大会主席、来自台积电(TSMC)的MeikeiIeong在会议期间表示："我并没有看到论文数量有回升的趋势。"

    IEDM论文数量减少也可能有其他原因；过去先进晶片制造商的态度较为开放，也常愿意针对即将问世的新技术提供暗示；例如IBM、英特尔(Intel)、东芝(Toshiba)、台积电与联电(UMC)等厂商，都会投稿大量论文发表其最新、最厉害的制程开发成果。

    在今年的会议上，仅有少量论文提供了晶片供应商下一步发展的线索；许多先进晶片制造商的态度都转趋谨慎，也不想把技术发展方向透露给对手知道。今年IEDM上发表的论文以学术性质居多，或是在细节上透露不多，让部分参加者不太满意。

    不过在今年的IEDM上，还是有不少传言讨论先进数位晶片制造商可能会在22/20奈米节点的电晶体架构上可能会采取的策略方向；大多数业界人士相信，先进晶圆代工厂可能会延长使用bulkCMOS制程技术。

    其中有不少猜测是针对英特尔而来，有人认为该公司将延长使用bulkCMOS技术，其他人则认为该公司会采用全空乏(fully-depleted)──或称超薄绝缘上覆矽(extrathinSOI)；还有一个消息来源甚至指出，英特尔打算在22奈米或15奈米制程节点采用三闸(tri-gate)架构。

    其他候选技术还包括采用矽穿孔(through-siliconvias，TSV)技术的3D晶片制程，这是不需依赖半导体制程的技术，而如果晶片制造商能够达成以合理成本量产矽穿孔3D晶片，该技术可能会成为半导体制程发展蓝图中半途杀出的程咬金。

    目前，先进晶片制造商在32/28奈米节点所采用的，是传统bulkCMOS制程与平面架构的电晶体；但显然："对于20奈米节点到底将会是哪种电晶体出线，业界仍存在著忧虑。"市场研究机构VLSIResearch执行长G.DanHutcheson表示："在电晶体架构方面，较安全的赌注是将传统CMOS技术延伸使用到下一个世代。"

    SemicoResearch的分析师JoanneItow也同意以上节点，其理由是基于成本；Itow表示，试图在22/20奈米节点转用新奇的电晶体架构，不但代价太昂贵、风险也太高。只是，究竟晶片制造商还能把目前的bulkCMOS技术延伸使用多久，还是个未知数。

    在22/20奈米节点之后，对于预期在2013年问世的16奈米逻辑制程节点之实际电晶体架构，晶片制造商之间的共识非常小；目前台面上也有不少候选技术，包括三五族半导体(III-V)、bulkCMOS、FinFET、全空乏SOI、多闸极(multi-gate)等等。

    至于还有更远一段距离的16奈米以下制程节点，可能采用的技术范围更是完全开放，除了现有的技术，还有其他各种新奇的架构，例如三五族半导体、碳奈米管、石墨烯(graphene)、量子阱(quantumwell)FET等等。