VerilogHDL-EDA365

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基于Verilog状态机的PLC背板总线协议接口芯片设计

发布时间：2020-07-06

设计了一组基于CPLD的PLC背板总线协议接口芯片.协议芯片可以区分PLC的背板总线的周期性数据和非周期性数据.详细介绍了通过Verilog HDL语言设计状态机.协议帧控制器.FIFO控制器的过程.25MHz下背板总线工作稳定的 ...<全部>

嵌入式开发

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硬件描述语言Verilog HDL设计进阶之:自动转换量程频率计控制器

发布时间：2020-07-06

4.7典型实例7:自动转换量程频率计控制器4.7.1实例内容及目标1．实例内容本实例使用VerilogHDL设计一个可自动转换量程的频率计控制器.在设计过程中.使用了状态机的设计方法.读者可根据综合实例6的流程将本实例的 ...<全部>

嵌入式开发

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硬件描述语言Verilog HDL设计进阶之:有限状态机的设计原理及其代码风格

发布时间：2020-07-06

4.4有限状态机的设计原理及其代码风格由于Verilog HDL和 VHDL 行为描述用于综合的历史还只有短短的几年.可综合风格的Verilog HDL 和VHDL的语法只是它们各自语言的一个子集.又由于HDL的可综合性研究近年来非常活跃 ...<全部>

嵌入式开发

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硬件描述语言Verilog HDL设计进阶之:使用函数实现简单的处理器

发布时间：2020-07-06

4.8典型实例8:使用函数实现简单的处理器4.8.1实例的内容及目标1．实例内容本实例使用VerilogHDL设计一个简单8位处理器.可以实现两个8位操作数的4种操作.在设计过程中.使用了函数调用的设计方法.2．实例目标通过 ...<全部>

嵌入式开发

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硬件描述语言Verilog HDL设计进阶之:Verilog HDL高级语法结构--函数

发布时间：2020-07-06

4.3 Verilog HDL高级语法结构-函数(function)函数的目的是返回一个用于表达式的值.1．函数定义语法function 返回值的类型或范围>(函数名);端口说明语句> 变量类型说明语句>begin语句>...endendfunction请注意返回 ...<全部>

嵌入式开发

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硬件描述语言Verilog HDL设计进阶之:task和function说明语句的区别

发布时间：2020-07-06

4.1task和function说明语句的区别task和function说明语句分别用来定义任务和函数.利用任务和函数可以把一个很大的程序模块分解成许多较小的任务和函数便于理解和调试.输入.输出和总线信号的值可以传入或传出任务 ...<全部>

嵌入式开发

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硬件描述语言Verilog HDL设计进阶之: 逻辑综合的原则以及可综合的代码设计风格

发布时间：2020-07-06

4.5逻辑综合的原则以及可综合的代码设计风格4.5.1 always块语言指导原则使用always块进行可综合的代码设计时需要注意以下几个问题.(1)每个always块只能有一个事件控制[@(event-expression)".而且要紧跟在always ...<全部>

嵌入式开发

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硬件描述语言Verilog HDL设计进阶之: Verilog HDL高级语法结构-任务

发布时间：2020-07-06

4.2 Verilog HDL高级语法结构--任务(TASK)如果传给任务的变量值和任务完成后接收结果的变量已定义.就可以用一条语句启动任务.任务完成以后控制就传回启动过程.如任务内部有定时控制.则启动的时间可以与控制返 ...<全部>

嵌入式开发

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硬件描述语言Verilog HDL设计进阶之: 典型实例-状态机应用

发布时间：2020-07-06

4.6典型实例6:状态机应用4.6.1实例的内容及目标1．实例的主要内容状态机设计是HDL设计里面的精华.几乎所有的设计里面都或多或少地使用了状态机的思想.状态机.顾名思义.就是一系列状态组成的一个循环机制.这样 ...<全部>

嵌入式开发

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VerilogHDL综合性设计

发布时间：2020-07-03

VerilogHDL综合性设计1 时钟安排选用上升沿触发的单时钟信号,尽量不使用混合触发的时钟信号.因为时钟周期在时序分析的过程中是关键问题,它还影响到时钟的频率.使用简单的时钟结构利于时钟信号的分析和保持,避免在 ...<全部>

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一颗引发行业变革的红外芯片

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