pll-EDA365

研发资源 > 标签 > pll

FPGA学习:PLL硬核IP的配置和创建

可以复制上一个实例cy4ex7的整个工程文件夹.更名为cy4ex8.然后在Quartus II中打开这个新的工程.Cyclone IV的PLL输入一个时钟信号.最多可以产生5个输出时钟.输出的频率和相位都是可以在一定范围内调整的.下面我...

可编程逻辑

|

发布时间：2020-05-15

关于FPGA的三种电源需求浅析

FPGA是一种多电源需求的芯片.主要有3种电源需求:VCCINT:核心工作电压.PCI Express (PCIe) 硬核IP 模块和收发器物理编码子层(PCS) 电源.一般电压都很低.目前常用的FPGA都在1.2V左右.为FPGA的内部各种逻辑...

可编程逻辑

|

FPGA
pll

发布时间：2020-05-14

以太网物理层芯片时钟同步PLL的设计方案

0 引言在以太网中.物理层芯片(Physical Layer Interface Devices.PHY)是将各网元连接到物理介质上的关键部件.负责完成互连参考模型(OSI)第I层中的功能.即为链路层实体之间进行位传输提供物理连接所需的机械...

总线

|

发布时间：2020-05-13

PLL设计简易方法分析.并提供有效调试方法

设计并调试锁相环(PLL)电路可能会很复杂.除非工程师深入了解 PLL 理论以及逻辑开发过程....

EDA

|

发布时间：2024-11-22

ADF4350:ADI内置片上低噪声VCO的锁相环

产品特性工作电压范围为3.0 V-3.6 V支持137.5 MHz-4400 MHz范围内的连续调谐可提供辅助RF输出.并具有省电模式工作电压范围为3.0 V-3.6 V应用范围测试设备无线LAN.CATV设备时钟发生无线基础设施近日.ADI推出一...

电源硬件技术

|

发布时间：2024-11-22

Spectrum View 应用详解之电源网络调试及 PLL 故障诊断

本文将通过常见的电源网络调试及PLL故障诊断等测试场景进一步描述Spectrum View的应用....

EDA

|

发布时间：2024-11-22

FPGA设计:PLL 配置后的复位设计

FPGA设计:PLL 配置后的复位设计-先用FPGA的外部输入时钟clk将FPGA的输入复位信号rst_n做异步复位.同步释放处理.然后这个复位信号输入PLL.同时将clk也输入PLL.设计的初衷是在PLL输出有效时钟之前.系统的其他部分都保持复位状态....

可编程逻辑

|

发布时间：2024-11-22

采用分布式PLL系统评估相位噪声的方法

对于数字波束成形相控阵.要生成本地振荡器(LO) .通常会考虑的实现方法是向分布于天线阵列中的一系列锁相环分配常用基准频率.对于这些分布式锁相环.目前文献中还没有充分记录用于评估组合相位噪声性能的...

RF技术

|

相位噪声
pll

发布时间：2024-11-22

基于ADSP-BF531处理器的时钟及锁相环

基于ADSP-BF531处理器的时钟及锁相环-ADSP-BF531处理器使用来自外部晶体的正弦输入.或经过缓冲整形的外部时钟.如果使用外部时钟.该时钟信号应是TTL兼容信号.而且正常运行时.此时钟不能停止.改变.或低于指定的频率....

可编程逻辑

|

发布时间：2024-11-22

超高速10位CMOS D/A转换器AD9751的原理.特点及应用设计

超高速10位CMOS D/A转换器AD9751的原理.特点及应用设计-AD9751是一个双输入端口的超高速10位CMOS DAC.它内含一个高性能的10位D/A内核.一个基准电压和一个数字接口电路.当AD9751工作于300MSPS时.仍可保持优异的交流和直流特性....

模拟电子

|

发布时间：2024-11-22

首页上一页 10 11 12 13

支持PCIe 6.0！国产时钟芯片的创新发展史

支持PCIe 6.0！国产时钟芯片的创新发展史

|相关标签

|热门文章

一种基于PLL的P波段可控频率源

IC时钟分配系统中的锁相环

系统时钟源的比较及高性能PLL的趋势

IC时钟分配系统中的PLL

TI推出可编程PLL时钟合成器