verilog-EDA365

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高质量Verilog代码有什么特点

1.高质量Verilog代码的几个要素高质量的verilog代码主要包含以下几个要素:可读性.功能.性能.标准化.稳定性.可定位.标准化:iterlaken MAC PCIE 这些模块的设计必须要符合协议标准.能够与其他厂商的产品进行...

PCB设计

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verilog
mac

发布时间：2020-05-20

基于FPGA的光纤通信系统的设计与实现

摘要:光纤通信是现今数据通信系统的主要通信方式.其性能的好坏直接影响数据通信系统的质量.本文采用Verilog语言实现FPGA光纤通信系统的功能.光纤通信系统又包含位同步时钟提取模块.8B／10B编解码器模块和NRZI编...

嵌入式开发

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发布时间：2020-05-20

Verilog HDL设计自动数据采集系统

随着数字时代的到来.数字技术的应用已经渗透到了人类生活的各个方面.数字系统发展在很大程度上得益于器件和集成技术的发展.著名的摩尔定律(Moore's Law)的预言也在集成电路的发展过程中被印证了.数字系统的设计...

嵌入式开发

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verilog
HDL

发布时间：2020-05-20

基于FPGA的双模前置小数分频器的设计

频率合成技术是现代通讯系统的重要组成部分.他将一个高稳定和高准确度的基准频率.经过四则运算.产生同样稳定度和基准度的频率.分频器是集成电路中最基础也是最常用的电路.整数分频器的实现比较简单.可采用标准...

可编程逻辑

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发布时间：2020-05-16

ST-BUS总线接口模块的Verilog HDL设计

ST-BUS是广泛应用于E1通信设备内部的一种模块间通信总线.结合某专用通信系统E1接口转换板的设计.本文对ST-BUS总线进行了介绍.讨论了ST-BUS总线接口收发模块的设计方法.给出了Verilog HDL实现和模块的时序仿真图...

嵌入式开发

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发布时间：2020-05-16

改变数字硬件设计.实现真正工程化

VHDL和Verilog是用于描述可综合数字硬件的两种主流语言.但我们不应忘记.它们最初可不是为了这个目的创建的.而是为了模拟和归档.这个事实加之许多其它语法弱点.引发了许多问题.比如设计参数化能力弱,设计可重...

可编程逻辑

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发布时间：2020-05-16

FPGA开发与学习连载:Verilog设计经验谈

规则#2:建立latch模型时.采用非阻塞赋值语句.规则#3:在always块中建立组合逻辑模型时.采用阻塞赋值语句.规则#4:在一个always块中同时有组合和时序逻辑时时.采用非阻塞赋值语句.规则#5:不要在一个always块中同...

可编程逻辑

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FPGA
verilog

发布时间：2020-05-16

用Verilog语言实现奇数倍分频电路3分频.5分频.7分频 9

分频器是FPGA设计中使用频率非常高的基本设计之一.尽管在目前大部分设计中.广泛使用芯片厂家集成的锁相环资源.如赛灵思(Xilinx)的DLL.来进行时钟的分频.倍频以及相移.但是对于时钟要求不高的基本设计.通过语...

可编程逻辑

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发布时间：2020-05-16

Verilog可综合的循环语句

Verilog中提供了四种循环语句.可用于控制语句的执行次数.分别为:for.while.repeat.forever.其中.for.while.repeat是可综合的.但循环的次数需要在编译之前就确定.动态改变循环次数的语句是不可综合的.fo...

可编程逻辑

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verilog

发布时间：2020-05-16

写verilog代码要有硬件的概念

因为Verilog是一种硬件描述语言.所以在写Verilog语言时.首先要有所要写的module在硬件上如何实现的概念.而不是去想编译器如何去解释这个module. 比如在决定是否使用reg定义时.要问问自己物理上是不是真正存在这...

可编程逻辑

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FPGA
verilog

发布时间：2020-05-16

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