高速接口-EDA365

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C8051与SRAM的高速接口

发布时间：2020-08-24

C8051系列单片机没有与标准的51单片机那样的数据总线(RD.WR.ALE)等,只能采用通用I/O口模拟总线方式访问外部存储器. 因此,C8051访问一次外部存储器需要几十条指令.即便这样,由于C8051的绝大多数指令的执行只需 ...<全部>

单片机程序设计

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一种适用于高速接口电路的新型均衡电路

发布时间：2020-07-09

1引言传输线与印制PCB背板损耗已成为限制高速信号传输速度的主要因素．在信号传输过程中.趋肤效应和介电损耗对信号高频分量的影响尤其严重．同时.信号的高频衰减会引起强烈的码间干扰(ISI).对后级时钟数 ...<全部>

嵌入式开发

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72

优化高速接口的时序裕量

发布时间：2020-07-03

过去十年中.高速数字总线已经获得了令人瞩目的发展.它们不仅比以往更快.而且还正在改变系统定时数据的方式.为提高数据吞吐量.新兴的同步数字总线可以通过一套定时机制在每个时钟周期内多次发送数据.本文将对源 ...<全部>

模拟电路设计

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解密JESD204高速接口的奥秘

发布时间：2020-06-24

JESD204是近年来进展比较迅速的高速接口.JESD204数据转换器串行接口标准由JEDEC委员会制定.旨在标准化并减少高速数据转换器与FPGA(现场可编程门阵列)等其它器件之间的数据输入/输出数目.更少的互连可简化布局布 ...<全部>

模拟器件

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解密JESD204高速接口的奥秘

发布时间：2020-06-23

JESD204是近年来进展比较迅速的高速接口.JESD204数据转换器串行接口标准由JEDEC委员会制定.旨在标准化并减少高速数据转换器与FPGA(现场可编程门阵列)等其它器件之间的数据输入/输出数目.更少的互连可简化布局布 ...<全部>

其他资讯

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优化高速接口的时序裕量

发布时间：2020-06-22

本文将对源同步定时如何优化高速接口时序裕量进行讨论.时序预算是对系统正常工作所需时序参数或时序要求的计算.为了使同步系统正常工作.其时序需求必须在一个时钟周期内满足.对时序的预算涉及到许多因素.包括对 ...<全部>

集成电路

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芯片世界观︱想靠嵌入式FPGA摆脱[备胎"局面.FPGA厂商还要克服这些技术挑战

发布时间：2024-11-02

嵌入式FPGA的验证有几个重要的挑战.Cadence的系统和验证部门产品管理高级组长Frank Schirrmeister指出.[第一个挑战是您怎么在构建一颗芯片时验证它.这是一个非常奇怪的问题.此外.那些使用嵌入了FPGA的芯片的人也同样面临验证上的挑战.如果这里有一颗嵌入了Xilinx Zynq FPGA的芯片 ...<全部>

可编程逻辑

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