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Q2230+PLL实现的频率合成器

下图所示的是用Q2230激励锁相倍频系统实现的一个实际的频率合成器.系统时钟采用40 MHz.这样能输出DC-15 MHz.分辨率为0.01 Hz.电压峰一峰值为10 V的正弦波.谱纯度优于一70 dB.能输出DC-60 MHz的TTL信号.具有...

技术百科

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发布时间：2020-06-18

冗余时钟的平滑时钟切换--电子设计

摘要:检测到时钟丢失时平滑切换到冗余时钟源有助于避免系统运行中断.正文:当今许多数据通信.网络和计算机系统都需要实现时钟冗余.组件或板级故障甚至简单的定期系统维护等引起的任何中断都不应造成系统运行中断...

嵌入式开发

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pll
vco

发布时间：2020-06-18

arm7 力天电子lpc2148 PLL实验(二)之 PLL重新设定实验参考程序

此程序是我根据周立功课本里面的程序修改的.程序设定KEY1连接外部中断0.设置外部中断唤醒掉电CPU. 在掉电前.LED1闪烁10次(注意闪烁频率).然后进入掉电模式.一旦被外部中断唤醒.第一次实验不进行PLL重设定....

单片机程序设计

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发布时间：2020-06-18

如何手动选择频段以缩短PLL锁定时间

你知道吗?利用手动频段选择.锁定时间可从典型值 4.5 ms 缩短到典型值 360 μs.本文以高度集成的解调器和频率合成器 ADRF6820 为例.告诉大家如何手动选择频段以缩短PLL锁定时间.PLL 锁定过程包括两个步骤:1.通...

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滤波器
pll

发布时间：2020-06-17

系统时钟源的比较及高性能PLL的趋势

在所有电子系统中.时钟相当于心脏.时钟的性能和稳定性直接决定着整个系统的性能.典型的系统时序时钟信号的产生和分配包含多种功能.如振荡器源.转换至标准逻辑电平的部件以及时钟分配网络.这些功能可以由元器件...

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发布时间：2020-06-17

基于FPGA的任意分频器设计

1.前言分频器是FPGA设计中使用频率非常高的基本单元之一.尽管目前在大部分设计中还广泛使用集成锁相环(如Altera的PLL.Xilinx的DLL)来进行时钟的分频.倍频以及相移设计.但是.对于时钟要求不太严格的设计.通过...

嵌入式开发

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发布时间：2020-06-17

探讨如何为定时应用选择合适的PLL振荡器

十几年前.频率控制行业推出了基于锁相环(PLL)的振荡器.这是一项开拓性创新技术.采用了传统晶体振荡器(XO)所没有的多项特性.凭借内部时钟合成器IC技术.基于PLL的XO可编程来支持更宽广的频率范围.这一突破消除了...

嵌入式开发

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发布时间：2020-06-17

DDS+PLL高性能频率合成器的设计与实现

频率合成器是决定电子系统性能的关键设备.随着通信.数字电视.卫星定位.航空航天.雷达和电子对抗等技术的发展.对频率合成器提出了越来越高的要求.频率合成理论自20世纪30年代提出以来.已取得了迅速的发展.逐...

技术百科

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发布时间：2020-06-16

DDS+PLL频率合成技术与应用

在现代电子测量.雷达.通信系统.电子对抗等技术领域中.具有频率范围宽.分辨率高.转换快速的多种模式的信号源是重要和必不可少的.20世纪70-80年代大都采用锁相频率合成技术.实现频率范围为DC(MHz)-几十GHz....

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发布时间：2020-06-16

异步FIFO和PLL在高速雷达数据采集系统中的应用

1 引言随着雷达系统中数字处理技术的飞速发展.需要对雷达回波信号进行高速数据采集.在嵌入式条件下.要求获取数据的速度越来越快.精度越来越高.以致数据量及处理速度要求大增.为避免数据处理不及时.发生数据丢...

嵌入式开发

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发布时间：2020-06-16

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