vivado-EDA365

研发资源 > 标签 > vivado

FPGA 构建环境可以实现自动化

创建 FPGA 设计和维护 Vivado® 设计套件项目时.版本控制系统对于团队合作可能是一项具有挑战性的任务.工程师必须能跟踪设计变更.完整地从 HDL 或 TCL 源代码再现项目并交付特定的项目状态....

可编程逻辑

|

发布时间：2023-04-06

FPGA开发:时序分析中的基本概念和术语

前言前面通过Xilinx FPGA／Vivado开发教程第一讲内容.简单介绍了Vivado设计套件.这为由ISE开发环境转向Vivado的开发者提供了一个参考.具体用哪种开发平台并不重要.用哪种硬件描述语言(HDL)也不是很重要...

嵌入式开发

|

发布时间：2022-08-04

Vivado软件仿真DDS核的过程中应该注意的问题

本人需要利用Vivado软件中的DDS核生成一个正弦信号.由于后期还要生成线性调频信号.如果直接编写代码生成比特流文件下载到板子上进行验证会使工作的效率大大下降.所有想利用Vivado软件功能仿真.这样可以极大的提...

放大器-比较器-模拟开关

|

发布时间：2020-09-11

Vivado IPI 为 Aurora 设计开放 FPGA 共享资源

赛灵思的IPIntegrator工具可帮助您改善设计输入生产力和多核Aurora设计的资源优化.作者:KKrishnaDeepak赛灵思高级设计工程师kde@xilinx.comDineshKumar赛灵思高级工程经理dineshk@xilinx.comJayaramPVSS赛灵思高级...

嵌入式开发

|

vivado
Aurora

发布时间：2020-07-10

赛灵思新一代Vivado设计套件首次面向公众开放

将C语言和RTL转换的实现速度加快四倍.性能提升达15%All Programmable FPGA.SoC和3D IC的全球领先供应商赛灵思公司(Xilinx, Inc. (NASDAQ:XLNX) )今天宣布首次面向所有用户全面开放其新一代设计环境Vivado™设计套...

可编程逻辑

|

发布时间：2020-07-09

创建ZYNQ处理器设计和Logic Analyzer的使用

我们的目的是创建一个Zynq Soc处理器设计.并用Logic Analyzer来调试我们感兴趣的信号.首先.打开Vivado.创建一个工程. 添加这几个IP核.点击Run Connection Automation.让软件自动帮我们连起来.在打开的对话框...

可编程逻辑

|

发布时间：2020-07-09

使用赛灵思Vivado设计套件的九大理由

您的开发团队是否需要在极短的时间内打造出既复杂又富有竞争力的新一代系统?赛灵思All Programmable器件可助您一臂之力.它相对传统可编程逻辑和I/O.新增了软件可编程ARM®处理系统.可编程模拟混合信号(AMS)子系统...

嵌入式开发

|

发布时间：2020-07-09

创建ZYNQ处理器设计和Logic Analyzer的使用

我们的目的是创建一个Zynq Soc处理器设计.并用Logic Analyzer来调试我们感兴趣的信号.首先.打开Vivado.创建一个工程.添加这几个IP核.点击Run ConnecTIon AutomaTIon.让软件自动帮我们连起来.在打开的对话框...

嵌入式开发

|

发布时间：2020-07-01

使用VIVADO对7系列FPGA的高效设计心得

随着xilinx公司进入20nm工艺.以堆叠的方式在可编程领域一路高歌猛进.与其配套的EDA工具--新一代高端FPGA设计软件VIVADO也备受关注和饱受争议.我从2012年开始使用VIVADO.像所有刚推出的软件一样.在刚推出的时候...

嵌入式开发

|

发布时间：2020-07-01

用OpenCV和Vivado HLS加速基于Zynq SoC的嵌入式视觉应用开发

将VivadoHLS与OpenCV库配合使用.既能实现快速原型设计.又能加快基于Zynq All ProgrammableSoC的SmarterVision系统的开发进度.计算机视觉技术几年来已发展成为学术界一个相当成熟的科研领域.目前许多视觉算法来自...

嵌入式开发

|

发布时间：2020-06-24

1 2 3 4 下一页尾页

支持PCIe 6.0！国产时钟芯片的创新发展史

支持PCIe 6.0！国产时钟芯片的创新发展史

|相关标签

|热门文章

Vivado工程经验与各种时序约束技巧分享

调用Vivado IP核的方法

创建ZYNQ处理器设计和Logic Analyzer的使用

vivado中的IP调用 vivado HLS的帧差图像实现

Scaler IP仿真时，所有的输出数据都是0是怎么回事？